• Título:  ALTERNATIVAS DE DISEÑO EN MEMORIA CACHE DE PRIMER NIVEL MULTIBANCO
• Autor:  TORRES MORENO, ENRIQUE FERMÍN
• Universidad:  Universidad de Zaragoza
• Departamento:  Informática e ingeniería de sistemas
• Fecha de Lectura:  30/06/2005
• Programa de doctorado:  INFORMATICA E INGENIERA DE SISTEMAS
• Dirección: 
  • IBAÑEZ MARÍN, PABLO ENRIQUE    (Director)
  • VIÑALS YUFERA, VÍCTOR    (Codirector)
• Tribunal: 
  • VALERO CORTÉS, MATEO    (presidente)
  • BRIZ VELASCO JOSE LUIS    (secretario)
  • DE DIOS FERNANDEZ AGUSTIN    (vocal)
  • LUQUE FADON, EMILIO    (vocal)
  • -, -    (vocal)
• Descriptores: 
  • ARQUITECTURA DE ORDENADORES
• Localización:  UNIVERSIDAD DE ZARAGOZA
• Resumen:
  Una solución prometedora para la distribución del primer nivel de cache es la separación del camino de datos a memoria en secciones. Gracias a la predicción de banco previa a iniciar las instrucciones de acceso a memoria y agrupando en cada camino de datos a memoria las unidades generadoras de dirección, el banco de memoria y las unidades consumidoras se consigue el ansiado ancho de banda de baja latencia necesario para conseguir alto rendimiento. En este trabajo nos centramos en la distribución tanto de los bancos de cache como de las estructuras de acceso a memoria situadas en el camino crítico del suministro load-uso. En concreto, plantearemos predictores de banco fácilmente implementables y que permitan realizar varias predicciones por ciclo. Propondremos mecanismos de recuperación en caso de error de predicción de latencia que funcionen adecuadamente en sistemas con altas tasas de ejecución especulativa de instrucciones. Analizaremos politicas conservadoras para iniciar la ejecución de un load a varios bancos para reducir la latencia load-uso en caso de error de predicción de banco. Estudiaremos técnicas de partición escalable con estrategias de distribución y replicación de contenidos que disminuyan conflictos sin degradar otras tasas de error. Y por último, abordaremos la distribucción del Store Buffer con el objetivo de suministrar datos de stores en vuelo a loads dependientes a latencia del primer nivel de cache mientras se mantiene un número elevado de stores en vuelo.